В настоящее время предложены методы повышения надежности SPN-криптосистем, основанные на применение полиноминальной системы классов вычетов. Применение подобных кодов позволяет перенести вычисления из области GF(28) в область GF(24), что положительно отражается на скорости и надежности функционирования вычислительных систем. В данной статье описываются результаты применения подобных технологий в процедурах SubBytes и MixColumns SPN-систем, исследуется эффективность корректирующей способности подобных кодов, оценивается выигрыш относительно классического варианта построения криптосистем.
В статье рассмотрены ограничивающие производительность недостатки микроархитектур популярных 32-разрядных софт-процессоров для встраиваемых систем на основе ПЛИС. Предложена микроархитектура софт-процессора на базе архитектуры RISC-V, лишенная рассмотренных недостатков. Проведена верификация и оценка аппаратных характеристик разработанного софт-процессора. Разработанный софт-процессор имеет на 17% большую производительность по сравнению с рассмотренными решениями.
Описаны характеристики разработанного 32-разрядного микропроцессора с архитектурой набора команд RISC-V. Рассмотрены его основные модули и доступные конфигурации, а также возможные сферы применения данного микропроцессора. Описана конструкция и характеристики тестовой микросхемы на основе разработанного микропроцессора, а также измерено её энергопотребление и падение напряжения на линиях питания при напряжении питания 3,3 В и 5 В. Проведён анализ производительности различных конфигураций микропроцессора. Представлен сравнительный анализ производительности разработанного микропроцессора и его аналогов. Проведён анализ зависимости площади, занимаемой микропроцессором на кристалле от его конфигурации. Сделаны выводы об оптимальности применения определённых конфигураций микропроцессора для решения различных типов задач.
Удаленные лаборатории вызывают растущий интерес у исследователей по всему миру. Такие лаборатории преимущественно создаются для конкретных учебных условий, поэтому невозможно в полной мере использовать стороннюю лабораторию для проведения онлайн-занятий в МИЭМ НИУ ВШЭ, на дисциплинах, где используются ПЛИС (программируемые логические интегральные схемы). Предлагаемое решение представляет собой удаленную лабораторию, состоящую из серверной и клиентской частей, а эксперименты - взаимодействие с платами ПЛИС с возможностью управления кнопками и переключателями, что позволяет максимально приблизить работу в удаленной лаборатории к практическим занятиям по изучению ПЛИС. Результаты экспериментов показывают, что удаленная лаборатория имеет ряд преимуществ перед существующими средствами для проведения практических занятий.
В основе функционирования сверточных нейронных сетей (СНС) лежит операция умножения вектора на матрицу, в связи с чем для построения производительных СНС требуется разработка быстродействующих вычислителей. Один из путей проектирования таких устройств связан с аппаратной реализацией алгоритмов быстрого умножения, в частности алгоритмов умножения на группу разрядов (алгоритмы Бута, Мак-Сорли и др.). Полученные матричные структуры могут быть оптимизированы при разработке топологии с целью минимизации площади кристалла. В статье рассматриваются варианты ускорения работы умножителей с использованием методов умножения на группу разрядов, предложены варианты топологических реализаций рассмотренных решений, позволяющие достичь компромисса между быстродействием и площадью кристалла.
В статье рассматриваются варианты отображения классической программной конструкции «цикл» в потоковую парадигму программирования, реализованную в архитектуре параллельной потоковой вычислительной системы (ППВС). Кратко описаны потоковая модель вычислений с динамически формируемым контекстом и реализующая её архитектура ППВС. Приведены примеры, поясняющие специфику использования вариантов отображения конструкции «цикл». Отдельно описаны методы контроля окончания циклов. Проанализированы преимущества и недостатки описанных вариантов и методов.
Предложена методика по созданию аппаратной реализации ускоренного приближённого матричного умножителя MADDNESS. Данный умножитель имеет хорошие показатели по точности и скорости работы и одновременно отличается простотой декодера, что позволяет его широко применять в аппаратной реализации нейронных сетей. В результате исследований удалось достичь очень высокой скорости работы умножителя на аппаратном уровне за счёт полного отказа от операции умножения как таковой. При этом качество полученных предсказаний остаётся высоким.
Целью исследования является анализ применения имеющихся свободно распространяемых программных инструментов с открытым исходным кодом для полного цикла проектирования цифровых микросхем от HDL описания до геометрии GDSII Результаты сравниваются с результатами коммерческого программного обеспечения Cadence.
Решение задачи оптимизации схемы получено на основе комбинации генетического алгоритма (ГА) и идеи обобщенной оптимизации, разработанной ранее для детерминированного случая. Показано, что такая модификация ГА позволяет преодолеть преждевременную сходимость к локальным минимумам и на несколько порядков повысить точность минимизации. В этом случае ГА формирует множество популяций, определяемых фитнес-функцией, заданной по-разному, в зависимости от стратегии, выбранной в рамках идеи обобщенной оптимизации. Способ задания фитнес-функций, а также длина и структура хромосом определяются искусственно введенным управляющим вектором в рамках обобщенной оптимизации. Этот вектор определяет количество независимых переменных задачи оптимизации и метод вычисления фитнесфункции. Он позволяет строить составные стратегии, значительно повышающие точность получаемого решения. Это, в свою очередь, позволяет уменьшить количество генераций, необходимых при работе ГА, и минимизировать процессорное время на решение задачи оптимизации схемы.
Рассматривается задача верификации реактивных систем управления с параллелизмом поведения. Полагается, что описание функционирования устройства, заданного на языке параллельных автоматов, корректно, проверке подлежит схемная (или программная) реализация. Генерация тестовой последовательности основана на обходе графа достижимых состояний параллельного автомата. Предлагается метод сокращения графа достижимости, который основан на предположении независимости параллельно происходящих переходов автомата. Усечение графа достижимости достигается за счет доопределения частичного порядка на множестве переходов, позволяющего существенно уменьшить число рассматриваемых состояний системы управления и, соответственно, число вершин графа. Получаемое сокращение графа достижимых состояний позволяет решать задачу построения тестов для более сложных систем управления.